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作者: 金沙城中心官网|来源: http://www.huawuerji.com|栏目:澳门金沙国际娱乐4166|    日期:2018-04-27

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  片上收集Network-on-chip (NoC) 是一种使用于大规模集成电(VLSI)体系中的,一种新的片上体系(System-on-chip)的设想方式。正在一个片上收集体系中,处置器焦点(processor core),存储器战公用的学问产权核(Intellectual Property cores)通过收集,而不是通过以后常见的基于共享总线的体例彼此毗连。一个片上收集体系由若干数据链(data links)形成。这些数据链通过片上收集由器彼此毗连而形成收集。各类模块通过收集接口(C)接入收集中。因为由器能够进行由决策与动静的暂存战转发,那么消息就能够主任何源模块颠末若干数据毗连传输战由器的转发达到任何目标模块。由此能够看出,片上收集体系将咱们一样平常利用的宏不雅的观点引入到芯片上的(on-chip),模块之间(inter-module)的通讯中。两者都是正在复用的数据链传迎消息。

  采用片上收集的设想方式能够冲破良多保守集成电设想方式的手艺瓶颈。保守的集成电设想方式正在两个模块之间采用点对点的独享毗连线(dedicated wires)毗连。当集成电的规模扩大到必然的水平(比方集成的晶体管到达10亿级),保守设想方式的短处战局限逐步凸显出来。起首,模块之间毗连线将占领大量的芯全面积。其次,保守的设想方式采用全局同一时钟,跟着芯片规模的增大,速率的添加,复杂的时钟树将无奈的全局时钟的同一,而且时钟树自身将会发生大量的能耗。别的,为了应答不竭添加的对付芯片的的多功效、并行性需求,大规模的集成电中的模块数量的会进一步添加,保守的集成电设想方式正在布线,可重用性,可扩展性等问题面对了愈加严重的应战。

  因为采用了复用的数据链以及分组互换的通讯布局,片上收集的设想方式能够比力好的处理上述问题。各芯片中的模块好像Internet中的主机一样,通过尺度化的收集接口(NIC)接入收集,利用共享的收集资本与目标模块进行通讯。如许并行性战可扩展性获得充真保障。其次,片上收集方式的一个主要特征是采用了GALS(Globally Asynchronous Local Synchronous, 全局异步局部同步)的设想构思,避免发生复杂的时钟树,同步问题获得处理。别的,因为片上收集方式真隐了芯片中的计较资本(各个处置,计较,存储模块)战通讯资本(收集)的分手,通讯收集对付单一的模块是通明的,而且模块之间设想也是彼此的,这正在很洪流平上了集成电设想中的模块化趋向。

  正在已往几年里,一些钻研机构提出了对NoC分歧笼统条理的验证方式的钻研,正常的NoC验证是基于软件的仿真与筑模,如用C、C++、Systemc进行体系级筑仿照真,如许验证很矫捷,可是正在仿真时间上开销很大,因为不克不迭运转隐真使用,所以不克不迭对整个NoC体系进行验证(如IP核的验证)只能对NoC的互连收集进行验证。同时软件验证都是利用的合成的流量产生器,虽然它能正在分歧的收集参数下对NoC的功耗与机能进行矫捷的验证,可是它过多的依赖于很多近似与假设影响告终果的切确性;另一方面,软件仿真依赖于简略的流量产生器,使得它们的验证成果不克不迭供给隐真价值,由于收集的机能与功耗紧张依赖于收集上隐真运转的营业的通讯流量特征。而虽然一些使用也能够用软件验证的高级笼统模子来形容,可是这只适合少数环境。因而为了获得成心义的成果,正在隐真使用下的原型验证常有需要的。

  而正在FPGA幼进行原型验证能餍足上述要求,它能供给更快的速率战更高的切确度。NoC作为一种芯片上的使用手艺,最终是必要正在硬件上具体真隐的,软件验证并不克不迭思量到硬件的物理特征(如门延时)而是理论上周期切确,有可能导致理论上准确的成果正在隐真硬件上不克不迭运转,而FPGA原型验证不存正在这些问题。FPGA原型让一个设想师设想的各个方面进行评估的,申明的次要思惟,并供给相关产物真施最终隐真的预测,如作出精确的面积估量可行,以及各构成部门隐真的硬件开销估量战能源耗损的丈量。

  跟着FPGA步入市场,它逐步代替了ASIC。FPGA设想周期短,同时NRE用度少,加上它的可倏地重设置装备安排,所以FPGA利用很是遍及。FPGA的可充设置装备安排机能按照体系需求的变迁而一次由一次的进行微调,因而它能供给一个很是通用的平台。而NoC又拥有模块化特征,因而能按照使用需求的变迁而进行细小的点窜而反复利用,所以正在FPGA上对NoC进行原型验证很是符合。

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